据imec报道，在日前举办的2026年IEEE/JSAP超大规模集成电路技术与电路研讨会上，他们携手光刻解决方案供应商ASML和半导体代工厂台积电，共同展示了一种新型、稳健且可扩展的300mm集成方案，用于基于二维材料的n型和p型场效应晶体管（FET）。
据介绍，该方案首次成功演示了采用MoS2作为沟道材料的n型FET和基于WS2或WSe2的p型FET，其接触多晶硅间距（CPP）为50nm，并展现出良好的电流-电压特性。这些成果标志着基于二维材料的晶体管从实验室到工厂的转化迈出了关键一步，该晶体管有望应用于超小型逻辑电路以及后端和晶圆背面应用。
二维过渡金属二硫化物（TMDs，例如 MoS2、WS2
和 WSe2）有望扩展和增强逻辑电路微缩技术的发展路线图。当这些材料作为原子级薄的导电沟道替代硅时，它们能够实现高性能的微缩晶体管——这对于超微缩逻辑电路以及后端工艺和晶圆背面应用都极具吸引力。它们之所以具有如此巨大的潜力，是因为它们即使在超微缩的栅极和沟道长度下，也能保持良好的静电沟道控制和可接受的载流子迁移率。
然而，目前工业化应用的瓶颈在于缺乏一种能够在 300 毫米的集成方案，该方案能够以符合工业实际的尺寸提供基于 TMD 的 n 型和 p 型场效应晶体管 (FET)，同时保持实验室规模下已充分验证的性能。
ASML、台积电和imec联合推出了一种可扩展、后端兼容的300mm集成方案，用于基于TMD的n型和p型FET，该方案取得了三项关键成果：
（1）实现了50nm接触多晶硅间距(CPP)的n型和p型FET，这在世界范围内尚属首次；
（2）在零栅极电压(Vg=0V)下，两种晶体管极性均实现了极低的关断电流(Ioff)；
（3）采用WSe2沟道的p型FET的性能接近实验室器件的最高纪录。
imec表示，该方案的晶体管工作率高达94%（即Imax/Imin >10⁵ ），证明了这种类似CMOS的集成方案——将n型和p型FET集成在同一300mm晶圆上——具有良好的鲁棒性和稳定性。所提出的工艺流程也适用于除MoS₂、WS₂和WSe₂以外的其他二维沟道材料。
imec 计算和存储器件技术研发副总裁Gouri Sankar Kar 表示：“基于二维过渡金属二硫化物 (TMD) 材料的晶体管通常针对小沟道长度进行了优化。然而，为了尽可能降低接触电阻，它们通常具有较大的接触面积，这阻碍了尺寸的进一步缩小。我们首次实现了 50nm 的接触点间距 (CPP)——该指标由栅极长度和源漏接触长度共同决定——且未影响二维 n 型和 p 型场效应晶体管 (FET) 的性能。与 ASML 紧密合作优化的单次曝光极紫外 (EUV) 光刻技术是实现 CPP 尺寸缩小的关键。”
这些尺寸缩小的晶体管展现出良好的电流-电压特性，其中 pFET 的性能几乎与实验室中性能最佳的器件相当——解决了 TMD 晶体管长期以来面临的挑战。此外，电学测试结果表明，当栅极电压 (Vg) 设置为 0V 时，两种极性的晶体管均会关断。“这种理想的性能可归功于我们采用了一种创新的‘反向’薄膜晶体管 (TFT) 制造工艺，”Gouri Sankar Kar 解释道。“与传统的二维材料晶体管不同，我们的 n 型和 p 型 FET 具有底部电极和重叠沉积的栅极。这是通过将 TMD 沟道材料转移到预先图案化的、填充钨 (W) 的沟槽上来实现的，这些沟槽用作电极。”
台积电副总裁兼首席技术官曹敏博士强调了这项研究工作的战略重要性，他表示：“我们的研究合作对于推动半导体创新至关重要。重点在于降低风险并加速‘实验室到晶圆厂’的转化，确保突破性发现——尤其是在这些新型沟道材料方面——能够快速高效地集成到先进制造工艺中，并最终提供尖端解决方案。”
“二维过渡金属二硫化物（TMD）材料有望实现比硅基晶体管更小、性能更高的晶体管，但目前采用300纳米工艺制备的二维沟道器件实际上尺寸相当大，而且图案化工艺也较为老旧。得益于极紫外（EUV）光刻技术更高的分辨率，我们得以制造出沟道长度小至28纳米的TMD晶体管，其间距与最先进的晶体管节点兼容。” ASML欧洲技术开发中心总监 Etienne De Poortere补充道。
原论文翻译：
采用极紫外光刻和300mm晶圆厂工艺，实现了二维材料沟道晶体管的创新集成方法。该方法首次展示了适用于技术应用的、时间尺度缩小的晶体管，其接触间距低至50nm，有源区宽度低至75nm，等效氧化层厚度（EOT）约为2nm。准CMOS集成采用不同的沟道材料，NMOS使用MoS2，PMOS使用WSe2，通过芯片/小晶圆转移技术，在同一300mm晶圆上并排放置。一项关键成果是展示了晶圆厂加工的二维PMOS晶体管，其性能几乎与实验室最佳器件相当。这解决了二维和BEOL CMOS技术从实验室到晶圆厂过渡的关键难题。
介绍
过渡金属二硫化物（TMD），俗称二维材料，作为超小型晶体管的沟道材料备受关注，可用于超越硅基尺寸的器件，或作为后端工艺（BEOL）或背面集成有源器件。此类BEOL器件的优势和权衡仍有待充分论证。尽管实验室级器件的性能已展现出P型和NMOS器件的潜力，但300毫米或晶圆级器件的实现却进展缓慢。挑战主要来自缺乏可行的尺寸缩放方案、晶圆厂可用的TMD选择性接触蚀刻工艺有限，以及某些集成模块与TMD超薄特性的兼容性不足。对于BEOL应用而言，难以在低于400℃的温度下进行高质量的TMD沉积一直是主要限制因素之一。在此背景下，将高质量的过渡金属二硫化物（TMD）转移到小间距金属线上，提供了一种可扩展的途径，同时几乎可以达到实验室晶体管的性能。
制造和器件结果
采用 300 毫米晶圆厂工艺流程，集成间距为 50 至 90 纳米的 TMD 沟道晶体管。该流程采用 EUV 光刻技术，在 TMD 转移前后对关键层进行图案化。此流程旨在以最小的现有晶圆厂工艺步骤变更，实现采用新型沟道材料的晶体管，同时将关键尺寸掩模的数量保持在最低限度。由此制造的晶体管（图 1）具有底部接触和重叠沉积栅极。TMD 沟道材料被转移到预先图案化的钨沟槽上，这些沟槽用作接触。沟道转移后，所有后续加工也均在 300 毫米晶圆厂设备中完成。
工艺流程如图 2-3 所示。除了传统硅器件集成工艺之外，还引入了高介电常数衬垫层，以避免栅极连接线与 TMD 边缘短路（图 3g）。高介电常数衬垫层同时起到刻蚀停止层的作用，防止栅极连接线过度刻蚀。
集成了三种类型的 TMD 沟道：1) 在 300mm Si/SiO2
晶圆上生长的 WS2
采用基于玻璃载体的方法进行转移 ；2) 在 2 英寸蓝宝石衬底上外延生长的 WSe2
和 3) MoS2 使用热释放胶带转移到 300mm 晶圆上。
转移如此薄（0.7-1.4 nm）的层可实现共形转移，这已通过光学和扫描电子显微镜 (SEM) 检测得到证实（图 4）。
垂直于沟道方向（即 Y 切）的透射电子显微镜 (TEM) 图像（图 5）进一步证实了这一点。栅极堆叠层由 1.5 nm 的 Al₂O₃、5 nm 的 HfO₂ 和 15 nm 的 TiN 组成，并且在所有沟道材料上均表现出均匀性和保形性。
图 6 显示了 Y 切 TEM 图像，证实了有源区宽度缩放至 75 nm。图 7 和图 8 分别显示了间距为 50 nm 的 WS₂ 器件和间距为 60 nm 的 WSe₂ 器件的 X 切 TEM 图像。值得注意的是，所有沟道材料都与小接触面形貌紧密贴合。
图 9(a) 中 MoS2
n-FET 和 WSe2
p-FET 的电学读数显示，两种晶体管极性在 Vg=0 V 时均关断。WSe2
p-FET 在接触长度约为 16 nm 时具有较高的中值 Imax=100 µA/µm，而 MoS2
n-FET 的 Imax 较低（10-30 µA/µm）。这归因于两个沟道使用了相同的接触材料。WSe2
FET 具有更陡的亚阈值摆幅 (SS)、更小的阈值电压 (Vt) 变化和更低的漏极势垒降低 (DIBL)（图 10）。
当 Wch 缩小到 75 nm 时，WSe2
器件仍保持良好的性能（图 6 中的 TEM 图像），并且在 60 nm 间距下具有 29 nm 较大接触长度的 FET 具有最高的 Imax=400 µA/µm（图 9(b) 和图 8 中的 TEM 图像）。达到此导通电流需要在 EOT 约为 2 nm 时 Vg= −4 V。缩小等效氧化层厚度 (EOT) 是降低电压电压 (VDD) 的可行方法。对于 WSe2
FET，接触电阻 (Rc) 约为 1.5 kΩ∙µm；对于 MoS2
FET，接触电阻约为 20 kΩ∙µm，这些器件的接触限制性能是通过不同沟道长度的器件获得的。对于这些短沟道器件，无法提取迁移率。
二维材料集成面临的主要挑战之一是晶圆上器件工作率的高变异性和相对较低的比例。对于超小型 WSe2
FET（图 11(a)），在多个芯片上，超过 94% 的晶体管处于工作状态 (Imax/Imin>10⁵)。考虑到缩小的沟道尺寸，阈值电压 (Vt) 变异性 σVt=86 mV 接近已报道的背栅二维 FET 的最低值。对于 WS2
FET，在 300 mm 晶圆上实现了 95% 的工作晶体管率（图 11(b)）。PMOS WSe2
的性能在技术相关的偏置条件下与最佳实验室器件相当（图 12）。这归功于缩放后的等效氧化层厚度 (EOT) 和适当设置的阈值电压 (Vt)。这些结果共同展示了这种新型集成方法的稳健性，以及二维沟道生长和转移以及后续集成步骤的成熟度。
结论
我们展示了一种利用极紫外光刻技术实现的新型集成流程，用于制造具有二维材料沟道的同间距缩放N型和PMOS晶体管。这种集成方法不仅适用于后硅时代微缩工艺，也适用于潜在的后端工艺应用。所得晶圆中，工作晶体管的比例大于94%（定义为Imax/Imin>10⁵）。多个晶圆均实现了高度可重复性。在技术相关的电压条件下，PMOS器件的性能几乎与实验室制造的最佳器件相当。
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