SPHBM4 是 JEDEC 推出的全新标准，旨在解决现有 HBM 技术成本高昂、封装难度大两大痛点。
HBM 市场需求持续暴涨，高昂成本或将让 JEDEC 即将落地的 SPHBM4 成为更优替代方案如今几乎所有新款人工智能与高性能计算（HPC）加速器，均搭载了某种规格的高带宽内存（HBM）。顶级旗舰芯片方案普遍采用最新一代 HBM4 架构，而 HBM4E 也已向头部芯片厂商送样测试。
EDEC正式批准新一代高带宽内存标准SPHBM4，引脚数降低至 HBM4 的 1/5，每引脚速率提高300%，从而降低对先进封装的依赖。减少引脚会带来一定性能损耗，而
SPHBM4 通过将信号传输速率提升 4 倍、同时把信号引脚数量压缩至原先的 1/5，抵消了这部分性能损失。
引脚数量：传统的HBM4拥有约 2000个数据信号引脚，而SPHBM4将引脚数量大幅压缩至约400到512个（约为 HBM4 的 1/5 到 1/4）。
速率补偿： 为了弥补引脚减少带来的带宽损失，SPHBM4 将每引脚的信号速率从 HBM4 的约 11 Gbps 提升至约 44 Gbps（提高了约 300% 至 4 倍），#通过4:1串行化技术，依然能提供接近 HBM4 级别的总带宽（约 2.2TBps）。
#串行化技术，核心是高速接口与SerDes IP。
SPHBM4 怎么“降本还不忘提速”
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SPHBM4 核心思路是：不修那么贵的隧道了，改走地上的标准公路（有机基板），但让每辆车跑快 4 倍来补车道少的损失。
具体三招：
引脚砍到 1/5（1/4）：从 2048 个压到 512 个。车道少了，间距就宽了，不用硅中介层，直接用便宜的普通有机基板就能焊上，封装成本大降，也不再抢先进封装产能。
4:1 串行化（SerDes）：这是关键技术。原来 4 条并排慢车道上的货，现在合并到 1 条快车道上发（串行打包再解包）。相当于把 4 个慢引脚的工作量，塞进 1 个快引脚里干完。
单引脚速率 +300%（变 4 倍），总带宽持平：原来 1 个引脚跑 11 Gbps，现在跑到约 44 Gbps（快 4 倍/提升 300%）。数学很简单：车道剩 1/4 × 每车道快 4 倍 = 总货量（带宽）和传统 HBM4 一样。而且引脚少了、间距宽了，内存和芯片还能离得更远（到 20 mm），散热反而更好。
SPHBM4 就是给 HBM4 做了个“接口整容”：不动里面的 DRAM 存储堆芯，只重做最底层接口芯片，用高速串行代替密集并行，引脚砍掉 3/4，换掉天价硅中介层改用便宜有机基板，带宽却一分不少
这里可以关注和顺石油
奎芯做的是 HBM PHY IP 和 SerDes（就是上面说的串行接口硬核），如果 SPHBM4 真的普及，这种掌握高速接口 IP 的厂商会直接受益
和顺石油（奎芯）：存储高速接口 IP，覆盖全球核心存储厂商；已进入三星、海力士、长存、长鑫供应链。
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