行业流传一个数字:国产HBM目前的良率约25%,即每产出4颗HBM,约3颗为次品。这一数字与SK海力士等海外龙头60%以上的良率形成显著差距。
要理解这个数字,需要从HBM的工艺结构说起。HBM(High Bandwidth Memory)通过将多层DRAM晶圆垂直堆叠(通常8层或12层),借助TSV(硅通孔)实现层间高速互连。
这种"叠层"结构的特点是:最终良率 = 各层良率的乘积。
1.1 良率乘数效应叠层数
单层良率90%
单层良率80%
单层良率70%
6层
53.1%
26.2%
11.8%
8层
43.0%
16.8%
5.8%
12层
28.2%
6.9%
1.4%
可以看到,叠层越多,对单层良率越敏感。任何一个TSV相关工艺环节的良率波动,都会被多层级联放大。
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二、诊断:问题出在哪一环?行业共识是:国产HBM良率的核心瓶颈在TSV相关工艺,而非DRAM前道晶圆制造本身。
TSV工艺链包括以下关键环节:
工艺环节
核心难点
良率影响
深硅刻蚀
高深宽比通孔,孔壁垂直、底部均匀
决定后续填孔和键合良率
ALD侧壁绝缘
纳米级均匀薄膜覆盖
决定绝缘可靠性
铜填充
高深宽比无空洞电镀
决定通电可靠性
CMP平坦化
表面纳米级平整
决定下一层可叠性
晶圆减薄
50μm以下超薄晶圆
决定可加工性
混合键合
亚微米级对准精度
决定层间连接良率
任何一个环节良率不足,都会通过乘数效应拉低整体良率。
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三、国产TSV的三大短板3.1 短板一:深硅刻蚀的精度与一致性TSV深硅刻蚀要求孔径小(通常5-10μm)、深宽比高(10:1以上),且不同孔之间的一致性极高。国产深硅刻蚀机已有产品布局,但在量产重复性、孔型控制精度上,与国际龙头存在差距。
3.2 短板二:ALD侧壁绝缘的工艺成熟度ALD(原子层沉积)是TSV侧壁绝缘膜的核心工艺,要求在深孔内壁实现纳米级均匀薄膜覆盖。国产ALD设备在存储前道已有规模化应用,但在HBM高深宽比TSV场景下的recipe积累和良率数据仍需时间。
3.3 短板三:混合键合的精度与量产稳定性混合键合(Hybrid Bonding)是3D堆叠的核心技术,铜对铜直接键合,对准精度要求在亚微米级(<1μm)。国产混合键合设备处于验证和小批量阶段,量产稳定性还需要更多产线数据。
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四、设备国产化:哪些公司在发力?环节
国产代表公司
技术卡位
2026H1进展
深硅刻蚀
TSV深硅刻蚀机
已批量导入先进封装产线
薄膜沉积
ALD/PECVD
ALD在HBM工艺验证中
电镀
高深宽比电镀
Ultra ECP 3D已批量出货
CMP
12英寸CMP
国内龙头,HBM产线主力设备
减薄
超薄晶圆减薄
减薄抛光一体机批量导入
涂胶显影+临时键合
先进封装涂胶显影
国产主要供应商
混合键合
W2W/D2W混合键合
验证/小批量阶段
数据来源:公司2026年中报、业绩说明会、SEMICON 2026展会信息、公开财经报道。
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五、技术路径:从"验证"到"放量"还有多远?5.1 设备验证的三个阶段1.
样品验证(Alpha Site):设备进入客户端工艺验证,测试基本工艺性能。
2.
小批量验证(Beta Site):设备在客户端产线小批量跑片,验证量产稳定性。
3.
主力供应(Production):设备成为产线主力设备,重复采购。
●
刻蚀、CMP、电镀、减薄等环节:已进入小批量验证或主力供应阶段。
●
ALD、混合键合等环节:仍处于样品验证向小批量过渡阶段。
整体看,国产设备在HBM核心环节的渗透率仍不足5%,但趋势是向好的。
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六、关键变量4.
HBM堆叠层数增加:从HBM3的8层向HBM4的12层甚至16层演进,对TSV工艺要求指数级提升。
5.
混合键合替代微凸点:从micro-bump向hybrid bonding演进,对准精度要求从微米级进入亚微米级。
6.
国产AI芯片HBM需求:国产AI芯片量产规模扩大,直接拉动HBM产线建设和设备需求。
7.
海外设备管制:部分海外设备进口受限,倒逼国产替代加速。
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七、结语4个HBM有3个是次品,不是DRAM前道的问题,是TSV工艺链的问题。
要解决这个问题,没有捷径,只能靠设备迭代、工艺积累、产线验证。国产设备公司在这条路上已经有布局,但要走到"主力供应",还需要时间。
这既是挑战,也是机会。
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