由何庭波署名的论文《ATimeScalingTheoryforMulti-LayerElectronicSystems》已提交至中国科学院科技论文预发布平台，论文详细介绍了“韬（τ）定律”。论文展示了两个量产级别的验证案例：在移动SoC方面，逻辑折叠技术在相同器件节点下，实现了晶体管密度55%的阶跃式提升，以及41%的能效增益；在AI系统方面，由具备内存语义统一总线架构、近封装Hi-ONE光学I/O，以及edge-to-surface3D折叠技术共同构成的协同设计技术栈，预计到2035年将实现超过100倍的硬件集成度增长。
值得关注的是，这篇论文不仅透露了华为未来十年的部分芯片发展路线，也指明了多个技术方向。
一是混合键合与TSV。未来十年，逻辑折叠技术预计将从局部关键路径折叠，演进为全面、多层级的折叠架构——即在单个封装内集成三层、四层甚至更多有源层堆叠。这一演进将有赖于两大技术支撑：一是低温混合键合技术，有助于放宽各堆叠层之间的热预算要求；二是TSV（硅通孔）落点下移，从顶层金属层下移至M6金属层，此举可释放超过30%高层布线资源。
二是3D堆叠。论文指出，3D堆叠的发展将是必然。“扇出困境”将导致2.5D扇出型封装扩展能力受阻，而3D堆叠则将解决这一困境，封装将变成垂直集成堆栈，内存、互连网络、供电与逻辑电路都能同步扩展。其也给出了较为明确的时间线：大约在2030年以前，昇腾超节点产品线（包括2025年的昇腾910C、2026年的昇腾950，以及后续的昇腾990）仍将依赖一系列成熟技术组合：Chiplet、2.5D扇出，以及基于微凸点（micro-bump）和标准间距混合键合的3D堆叠。
三是从铜互连到光互联。论文提出，在每颗AI芯片400Gb/s的带宽水平下，铜缆互连仍然是成熟、可靠且易于实现的方案。但当单芯片带宽提升至数Tb/s级别时，铜互连在物理层面将难以为继。由此，华为半导体开发了高密度光互连节点引擎（High-densityOptical-interconnect-NodeEngine，Hi-ONE）——一种近封装光引擎。该方案可为每个模块提供8Tb/s带宽，并通过单条光链路实现与AI芯片UB带宽相匹配的传输能力。它将SerDes（电串行器）所需传输距离从约100厘米缩短至约5厘米，并将传输距离从不足1米扩展至100米，从而使面向分布式、吉瓦级数据中心的高密度互连在物理上真正具备可实现性。
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