2026年9月4日，华为何庭波在ChinaXiv提交第二篇韬定律论文预印本，披露麒麟2026逻辑折叠芯片的性能、功耗及功率密度数据，回应三维堆叠的发烫质疑。
#功耗难题找到解法、逻辑折叠交出实测答卷
三维堆叠把更多晶体管放进有限空间，功耗曾是韬路线落地的重要担忧。华为此次披露的结果提供了新的观察：相较麒麟9030 Pro，同等性能下，麒麟2026的NPU、GPU功耗分别下降66%、58%，CPU性能核在HNX测试中下降41%。
节电的关键在于，逻辑折叠将部分横向长线变为垂直短连线，再利用更多并行单元，以更低频率、电压完成相同任务。即便晶体管缩小受限，电路与架构创新同样能够推动能效进步。
#工艺突破打开空间、设计能力决定兑现
低功耗并非堆叠的附赠品，而是软硬件协同设计的成果。如何分配并行资源、选择电压频率、避免上下层热点重叠，决定了芯片能否兼顾性能与温度。与此同时，连接越密，跨层设计的自由度越高，对工艺模型、功耗分析、时序验证和热感知布局的要求也越高。韬路线向前推进，离不开晶圆厂与EDA厂商共同迭代。
相关梳理（未覆盖标的不作任何投资推荐）：
1）低功耗EDA：韬芯片的节电需要从设计源头实现，功耗分析、优化与验证的价值进一步凸显。
2）制造工艺变化：垂直逻辑折叠好比打地基、起高楼，混合键合负责扎钢筋、C-Molding负责灌水泥，CMP、TSV、模塑设备与材料成为不可缺少的配套环节。
风险提示：技术落地不及预期、量产良率爬坡风险、需求不及预期
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